Ultra Low Power

超低電力の実現に向けたソリューション

電力は、今日の設計に大きく影響する要因です。設計チームは低電力要件に対応するため、設計の初期段階から設計プロセス全体において、消費電力を考慮しながらpower-aware設計手法を採用する必要があります。RTL設計段階で電力の課題に対応することで、設計者は、設計プロセスにおいて電力が十分に考慮されていることを保証することができます。これにより、合成ネットリストを大幅に変更することでしか実現できない省電力化が、初期段階で実現可能となります。

クロックゲーティング、電圧アイランド、パワーゲーティングなどの電力削減技法は、設計の電力分配ネットワークにおけるパワーインテグリティに影響を与える可能性があります。不良を防ぐためには、最終のテープアウト段階まで幅広いシミュレーションを行う必要があります。これらのシミュレーションは、現実的な電力値とRTLパワー解析に基づくワーストケースのスイッチングシナリオを考慮しながら、初期設計段階から始める必要があります。このことは、パワーグリッドとデキャップのプランニング、パッケージ選択、その他設計事項の決定に役立ちます。

RTL to Siliconフローにおける、パワー、ノイズ、信頼性要件

アパッチのパワー、ノイズ、信頼性プラットフォームは、以下の技術により独自のRTL to Siliconフローを提供します。

• RTL設計フェーズでのパワー概算および削減
• RTLシミュレーションデータを使用した、早期の電力分配ネットワークプロトタイプ作成およびパッケージプランニング
• 設計プロセスからサインオフに至る、RTLベクタードリブンおよびVectorLessベースのパワーグリッド検証（ノイズ、信頼性）

T以下の図は、アパッチの技術を使用したRTL to Siliconフローをキャプチャしたものです。

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RTL パワー解析

PowerArtist™ は、業界最先端のRTLパワーマネージメントソリューションで、RTL設計者はパワーとアクティビティが、どこで、いつどのようになっているかを理解することができます。PowerArtistは、包括的なシミュレーションベクター解析、RTLパワー解析、RTLパワー自動削減を提供し、完全なRTL Design-for-Power(DFP™)ソリューションを実現します。すべての設計段階で、精度の高い解析ドリブンな最適化を実現するRTLパワー概算および解析エンジンを内蔵しています。強力且つわかりやすいグラフィック環境とユーザー・プログラマブルなインターフェースにより、パワーバグを簡単に特定することができます。

PowerArtist が提供する技術：

• マイクロアーキテクチャ・レベルのパワー予測と検討
• ブロックレベルおよびフルチップ解析・最適化によるRTLのインクリメンタルな改善
• パワーゲティングおよび電圧アイランドの設計のパーティショニング
• フルチップRTLパワー解析
• RTLベクター選択、ゲートレベルの消費電力解析、サインオフ

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早期PDN解析用のRTLインターフェースデータ生成

RTLパワー解析が終わり、パワーバグが特定され、設計が最適化されると、PowerArtistは、関連の電気的データ（平均電力、スイッチング電流、デバイスRC寄生）をキャプチャすることで、設計の各ブロックにRTLインターフェースモデルを生成することができます。これらの電気的データは、初期のパワーグリッドプロトタイプ作成、初期のChip Power Model(CPM™)作成、パッケージの選択とプランニングなど、いくつかの目的のために使用することができます。

PowerArtistにより生成されるRTLインターフェースモデルは、正確な初期のスタティック／ダイナミック電圧降下解析用に使用することができます。RedHawkは、RTLシミュレーションからのワーストケース・スイッチングシナリオ情報を使用することで、物理設計がなくても高電圧降下のシナリオを正確に予測するため、設計者はPDN設計を修正でき、設計プロセスの後期に不具合に直面することがなくなります。

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パワーサインオフ

RedHawk™ はパワーインテグリティ解析プラットフォームで、設計者はノイズおよび信頼性を考慮し、設計のパワーグリッドの検証およびサインオフができます。パワーやクロックゲーティングのようなパワー削減技術の使用は、回路のパワーグリッドノイズに悪影響を与える可能性があります。例えば、クロックツリーネットワークをオン・オフすると、設計の現在のシグネチャに大幅な変更をもたらし、パッケージインダクタンスとともに、高Ldi/dtの電圧降下を引き起こす可能性があります。RedHawkは独自の抽出、シミュレーション技術を採用しており、RTLシミュレーションのテストベクターまたはVectorLessエンジンを使用して、ピコ秒時間分解における最大の設計でさえシミュレーションすることができます。またエクスプローラ・インターフェースにより、ダイナミック電圧降下問題の根本的な原因を特定することができ、それらをレイアウトに反映する前に、インクリメンタル解析により検証可能な修正を検討する環境を提供します。

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RTL to Siliconフロー

設計者が動作電力、またはスタンバイ電力の削減を目指す際、マイクロアーキテクチャおよびRTL設計プロセスの段階で、設計目標として電力を規定し、早期に取り組む必要があります。PowerArtist-XPの解析ドリブンな削減技法を活用することで、一つのアプローチのみに制約されるのではなく、異なる省電力モードを検討することができます。RTLが最適化され合成ネットリストが利用可能になると、RTL段階の最適化の成功を数値化し、チップ内の電圧降下が抑制されていることを確実にするためのレイアウトベースのパワーインテグリティ解析を行う必要があります。これらのシミュレーションは、最終的に製造されるチップが入る（パッケージやPCBなど）システムに関連して行わなければなりません。低電力チップ設計の成功には、設計プロセス全体に及ぶ包括的なDesign-for-Power手法がされます。

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Ultra Low Power Methodology:

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フロー・デモンストレーション：

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