Chip-Package-System

ギガヘルツ性能の実現に向けたソリューション

高性能、小型化、低コストの需要を満たすために技術が進化を遂げる中、チップ、パッケージ、ボードの設計においては、統合解析・検証手法を必要とするいくつかの課題があります。チップの消費電力、およびボード、パッケージ、オンチップ電力分配ネットワーク（PDN）による電力分配における課題はもはや、チップ設計者だけの問題ではありません。初期設計段階から問題を把握、対応するには、設計に携わる全チームの協力が必要になります。

既存のツールは、問題の一部分のみに対応します。例えば、高速電磁界ソルバを採用した周波数ドメイン解析ツールは、電力分配ネットワークシステムの中・低周波のノイズに対応するのに対し、タイムドメイン解析ツールはチップ上のデバイスのスイッチングにより発生する高周波数ノイズに対応します。I/Oシグナルインテグリティ解析における多くの手法は、精度と完全性を譲歩しながら、適切なランタイムを実現します。結果として、シミュレーションでは全I/Oバンクが考慮されていない、またはシグナル/パワーグラウンドネットワーク結合が考慮されていないなどの問題が発生しますが、これらのトレードオフは、チップ間の伝送が仕様通りに行われるかどうかを判断する際に非常に重要となる結果の精度を左右します。

チップ - パッケージ - システム協調解析の要件

チップ - パッケージ - システムの協調解析における、シグナルインテグリティ、パワーインテグリティ、電磁妨害などの課題に対応するには、下記機能を備えた統合ソリューションが必要です。

• チップの包括的モデル
• パッケージ、ボードの正確なモデル
• 必要なシミュレーション（周波数ドメイン、DC、過渡）適切に行うためのチップ、パッケージ、ボード・モデルを扱うことができるコ・シミュレーションプラットフォーム

トップに戻る

Chip-awareパッケージ／PCB解析

Chip-aware パッケージ／PCB解析には、パッケージ／PCB設計者による正確なチップモデルが必要です。アパッチのChip Power Model (CPM™) は、すべてのパワードメイン、接地ドメインにおける電力分配ネットワーク（PDN）、およびデバイス電流（スイッチング、リーケージ）と寄生（拡散、ゲート、シグナル、ウェル、など）情報をモデル化し、チップレベルC4バンプやパッドにて作られたポートでSPICEベースのモデルを作成します。このモデルはDCからマルチギガヘルツまでの広い周波数範囲における、チップの電気的反応を正確に表します。

CPMにより、パッケージやボードの設計者は、チップの存在を考慮したパッケージ・ボードレベルのAC、DC、タイムドメイン、およびEMI/EMCシミュレーションを行うことが可能で、非常に短期間でパッケージおよびボード設計の最適化を実現します。CPMを利用しない場合、経験則ベースのチップモデルや仮定の上で、解析を行うしかありません。

正確なチップモデルを得るには、アパッチのCPMが提供する以下の技術が必要となります：

• デバイス情報をもとに全体のチップレイアウトを処理する機能
• オンチップPDN寄生とカップリング情報の抽出
• すべてのデバイスおよびその他のキャパシタンスを含む
• 大規模ネットリスト（100Mノード以上）を縮小し、SPICEエンジンによる解釈やシミュレーションが可能な、ビヘイビアモデルに変換

モデルの精度は、RedHawk™を使用したパッケージモデルによるチップシミュレーションと、SPICEでシミュレーションした同じパッケージによる同等のCPMのバンプレベル電流および電圧波形を比較することで検証します。

CPMは、様々なPDN検証に利用可能な、チップの寄生およびアクティビティ情報を提供します。寄生情報はシステムPDNのインピーダンス解析を可能にし、アクティビティ情報はDCおよびタイムドメイン・シミュレーションを可能にします。VCDやVectorless技法により、システムの共鳴を考慮したアクティビティをチップ上に生成することが可能なため、システムPDNエンジニアは、そのモデルを負荷試験に利用することができます。

CPMをSentinel-PSIと統合することで、パッケージ・PCB設計者はchip-awareなパッケージおよびPCBパワー／シグナルインテグリティ解析を行うことができます。これによりチップ設計の完成を待たずにプランニングや設計を開始することができ、高品質および低コストを実現するシステム・サインオフが可能です。

トップに戻る

パッケージ/PCB-awareチップ解析

シミュレーションでパッケージやPCB形状が考慮されていなければ、オンチップ電圧降下解析は不完全です。これは寄生を増やすだけでなく、電流フローの“再分布”層の増加も招きます。ボード寄生は、最大で総電圧降下の20％の影響をダイナミックノイズに及ぼす可能性があります。また、パッケージレイアウト（L）およびオンチップ・スイッチング（di/dt）シグネチャによっては、パッケージ内の電圧降下は全体の70%-80%にもなります。

チップPDNの設計、最適化および検証は、チップが入るパッケージ、およびパッケージ化されたチップが実装されるPCBの設計と最適化と共に行う必要があります。多くのパッケージは、複数のシグナルおよび電力／接地ネットを少数のパッケージ層に収めるための断片化された配線構造を持つため、これらの形状を正確にモデル化し、不完全の接地プレーンおよび境界反射などのフリンジ効果をキャプチャするには、3D全波抽出技術が必要になります。Sentinel-PSIは、高度メッシュおよびマルチCPUソルバ技術を利用しながら厳密にマクスウェル方程式を解き、パッケージおよびPCBの正確なブロードバンドモデルを生成します。このパッケージ/PCBモデルをチップシミュレーションに含めることで、設計者はより高品質の結果を得ることができます。

トップに戻る

電源ノイズによる、チップ・システム性能への影響

電源ノイズはチップの機能と性能に影響を与えるだけでなく、周囲の環境とチップとの相互作用にも影響を与えます。電圧低下は、高速性能を持つ部品の量産を阻害する最大の要因です。高速メモリインタフェース信号伝送に対するダイナミックパワーノイズは、大きな影響を与える可能性があります。Sentinel-SSO は、オンチップ、パッケージ、ボード寄生（シグナル、パワー）、スイッチイング回路の電流要件および関連キャパシタンスを統合したI/Oサブシステム・タイミング解析ソリューションです。例えば、DDRインタフェースのI/Oリングレイアウト、ネットリスト/モデルのSPICEデータ、スイッチングテストベンチ、またパッケージ/PCBレイアウトを取得することで、統一されたシミュレーション環境を実現し、パワーグリッドノイズおよびシグナルクロストークが、DDRインタフェースからメモリチップの信号伝搬に与える影響をキャプチャします。

Sentinel-SSOは、I/Oバンクの同時スイッチングがRLC全詳細でモデル化されたI/Oリング電源に与える影響、電力／接地およびシグナルネット寄生を含むパッケージ/PCB寄生のブロードバンドSパラメータベースのモデル、およびクロスカプリングを考慮することで、正確なI/Oサブシステム・タイミング解析を提供します。

特に自動車・コンシューマ向けアプリケーションにおけるもう一つの懸念事項としては、電力／接地ノイズが、システムの電磁妨害（EMI）シグネチャに与える影響の増加です。システム内のチップより発生するノイズが、パッケージ、ボードパワー、トレース信号を介しチップの外へと伝播し、ケーブルから放射されます。チップノイズシグネチャを理解することで、設計者は正確な近接・遠接フィールドシミュレーションを行うことができ、テープアウト前にEMI要件を満たすようシステムを修正することができます。

CPMはEMIノイズ源の特定を早い段階で提供するため、システム設計者はシステムEMI シグネチャを初期の設計プロセスで正確に予測することができます。さらに、チップ設計者はRedHawk とTotemを使用することでオンチップノイズの周波数成分、チップ上のノイズ分布、ノイズ源を解析することができます。そのため、非常に高価なシステムレベルの修正の代わりに、チップレベルの修正でEMIの不具合に対応することができます。

トップに戻る

チップ - パッケージ - システム フロー

パワーノイズと関連する課題は、製品定義から最終の設計サインオフまでの各設計段階にて、各責任者が総体的に対処する必要があります。包括的なモデリング、協調解析、最適化手法は、パワーインテグリティ、回路性能、信頼性、および法規制が順守されていることを保証します。

トップに戻る

フローディメンション:

ギガヘルツ性能の実現に向けたソリューションのデモ-　パート1

ギガヘルツ性能の実現に向けたソリューションのデモ-　パート2

トップに戻る